是否有经济援助？

是的。在特定的学习课程中，如果您付不起注册费，可以申请助学金或奖学金。如果您选择的学习课程有助学金或奖学金，您可以在说明页面找到申请链接。

用于 FPGA 设计的硬件描述语言

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用于 FPGA 设计的硬件描述语言

Q: 我什么时候能看到讲座和作业？

要获得课程资料、作业和证书，您需要在注册课程时购买证书体验。 您可以尝试免费试听，或申请资助。课程可能提供 "完整课程，无证书"。通过该选项，您可以查看所有课程资料，提交必要的评估，并获得最终成绩。这也意味着您无法购买证书体验。

本课程是嵌入式系统的 FPGA 设计专项课程的一部分

位教师：Timothy Scherr

45,136 人已注册

包含在中

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4个模块

深入了解一个主题并学习基础知识。

625 条评论

中级等级

需要一些相关经验

灵活的计划

4 周在 10 小时一周

自行安排学习进度

79%

大多数学生喜欢此课程

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625 条评论

中级等级

需要一些相关经验

灵活的计划

4 周在 10 小时一周

自行安排学习进度

79%

大多数学生喜欢此课程

您将学到什么

解释 HDL 在 FPGA 和 ASIC 设计输入和验证中的作用
利用 HDL 软件工具进行 FPGA 开发

您将获得的技能

您将学习的工具

Field-Programmable Gate Array (FPGA)

要了解的详细信息

可分享的证书

添加到您的领英档案

作业

6 项作业

授课语言：英语（English）

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积累特定领域的专业知识

本课程是嵌入式系统的 FPGA 设计专项课程专项课程的一部分

在注册此课程时，您还会同时注册此专项课程。

向行业专家学习新概念
获得对主题或工具的基础理解
通过实践项目培养工作相关技能
获得可共享的职业证书

该课程共有4个模块

本课程也可以作为 ECEA 5361 的学分，是 CU Boulder 电子工程理学硕士学位的一部分。逻辑设计的硬件描述语言使学生能够使用 VHDL 和 Verilog 设计电路，这是 FPGA 设计中最常用的设计方法。它采用 Natural Processing 学习流程，使语言学习变得简单易行。首先介绍简单的示例，然后介绍语言规则和语法，接着介绍更复杂的示例，最后使用测试台模拟来验证设计的正确性。讲课内容通过许多编程例题得到强化，从而掌握语言技能。完成本课程后，每个学生都将基本熟练掌握这两种语言，更重要的是，他们将掌握足够的知识，可以继续学习并自行掌握 Verilog 和 VHDL 的专业知识。本课程包括特定的硬件和软件要求。请查看下面的常见问题以了解完整的详细信息。

本模块介绍用于逻辑设计的 VHDL 语言的基础知识。它介绍了如何使用 VHDL 作为 FPGA 和 ASIC 逻辑设计的设计入门方法。为了提供背景信息，本课介绍了 VHDL 在 FPGA 设计流程中的应用。然后用一个简单的例子（4 位比较器）作为该语言的第一个短语。此外，还解释了 VHDL 规则和语法，以及语句、标识符和关键字。最后，使用仿真软件工具 ModelSim 演示仿真作为测试 VHDL 电路设计的一种手段。编程作业用于开发技能和巩固所介绍的概念。

涵盖的内容

10个视频6篇阅读材料2个作业4个编程作业1个讨论话题

10个视频总计48分钟

FPGA 设计硬件描述语言简介4分钟
为什么要学习 VHDL？2分钟
FPGA 设计流程3分钟
VHDL 入门：有限状态机4分钟
如何说 VHDL，第一句话7分钟
VHDL 赋值、运算符、类型4分钟
VHDL 规则和语法，接口端口4分钟
ModelSim 中的 VHDL：下载和安装3分钟
ModelSim 中的 VHDL：添加到您的工具包6分钟
提交 VHDL 编程作业12分钟

6篇阅读材料总计161分钟

课程更新和无障碍支持1分钟
非学分制学生：欢迎和帮助10分钟
FPGA 设计硬件描述语言评估策略10分钟
硬件和软件要求10分钟
课程 2-001：第 1 周阅读120分钟
第 1 周编程作业文件10分钟

2个作业总计60分钟

VHDL 查找代码错误30分钟
第 1 单元测验30分钟

4个编程作业总计240分钟

VHDL 2 位比较器60分钟
VHDL 更正错误60分钟
VHDL 多数票60分钟
VHDL 1 位全加法器60分钟

1个讨论话题总计10分钟

自我介绍10分钟

本模块将进一步探讨如何使用 VHDL 语言进行逻辑设计。将介绍和讲解许多组合和同步逻辑电路的实例，包括触发器、计数器、寄存器、存储器、三态缓冲器和有限状态机。讲解并演示了分层设计方法和模块化设计技术。还介绍了如何创建测试台，作为设计验证的一种手段。通过编程作业，学生有充分的机会练习和完善自己的设计技术。

涵盖的内容

10个视频2篇阅读材料1个作业5个编程作业

10个视频总计52分钟

学习 VHDL 语言（介绍）1分钟
组合电路4分钟
同步逻辑：锁存器和触发器5分钟
同步逻辑：计数器和寄存器6分钟
巴士和三态缓冲区4分钟
模块化设计： VHDL 中的组件、生成和循环3分钟
VHDL 中的测试台：组合式8分钟
VHDL 中的测试平台：同步5分钟
VHDL 中的存储器8分钟
VHDL 中的有限状态机8分钟

2篇阅读材料总计130分钟

第二周阅读120分钟
第 2 周编程作业文件10分钟

1个作业总计30分钟

第二单元测验30分钟

5个编程作业总计480分钟

VHDL 74LS163 二进制计数器120分钟
VHDL 创建内存60分钟
VHDL 有限状态机60分钟
VHDL ALU120分钟
VHDL FIFO120分钟

本模块介绍用于逻辑设计的 Verilog 语言的基础知识。它介绍了如何使用 Verilog 作为 FPGA 和 ASIC 逻辑设计的设计入门方法，包括 Verilog 的发展历史。然后用一个简单的例子（4 位比较器）作为该语言的第一个短语。然后讲解 Verilog 规则和语法，以及语句、运算符和关键字。最后，使用仿真工具 ModelSim 演示了如何使用仿真来测试 Verilog 电路设计。编程作业用于开发技能和巩固所介绍的概念。

涵盖的内容

9个视频2篇阅读材料2个作业4个编程作业

9个视频总计92分钟

Verilog 寓教于乐（介绍）4分钟
您的第一个 Verilog 短语11分钟
Verilog 规则和语法；关键字和标识符；Sigasi/Quartus 编辑12分钟
Verilog 语句和运算符16分钟
Verilog 模块、端口模式和数据类型11分钟
Verilog 结构11分钟
使用 ModelSim 进行测试6分钟
Verilog 评估11分钟
提交 Verilog 编程作业10分钟

2篇阅读材料总计80分钟

第 3 周阅读70分钟
第 3 周编程作业文件10分钟

2个作业总计50分钟

Verilog 查找错误20分钟
第 3 单元测验30分钟

4个编程作业总计180分钟

Verilog 2 位比较器30分钟
Verilog 更正错误60分钟
Verilog 多数票30分钟
Verilog 4 位全加法器60分钟

本模块将进一步探讨如何使用 Verilog 语言进行逻辑设计。将介绍和解释许多组合和同步逻辑电路的实例，包括触发器、计数器、寄存器、存储器、三态缓冲器和有限状态机。讲解并演示了分层设计方法和模块化设计技术。还介绍了如何创建测试台，作为设计验证的一种手段。学生有充分的机会按照编程作业的要求编写代码，练习和完善自己的设计技术。